Banca de TCC – Henrique Caldas Kessler

A redução da escala de dispositivos CMOS diminui a confiabilidade da vida útil de um circuito, isto acontece devido aos efeitos de variabilidade e degradação se manifestarem em maiores proporções. A estrutura utilizada no projeto impacta diretamente na intensidade destes efeitos, dificultado o design moderno de CI’s. Este trabalho apresenta um estudo comparando portas lógicas complexas as quais utilizam associações série-paralelo e não-série-paralelo, includindo a variabilidade de time-zero e o impacto do BTI. Uma comparação de 53 funções lógicas foi realizada, mostrando que a redução no número de transistores e área das estruturas NSP não garante resultados melhores referentes ao consumo ou ao atraso, onde as portas lógicas com estrutura SP apresentaram um consumo menor. Topologias construídas onde ambos os planos pull-up e pull-down foram otimizadas individualmente apresentaram resultados melhores em valores médio e na robustez a variabilidade e ao envelhecimento.