Banca de TCC – Jones William Goebel

UNIVERSIDADE FEDERAL DE PELOTAS
CENTRO DE DESENVOLVIMENTO TECNOLÓGICO
TRABALHO DE CONCLUSÃO DE CURSO

Apresentações Finais (2016/2)

Projeto de Hardware Dedicado Modular para a DCT-2D do Padrão HEVC
por
Jones William Goebel

Curso:
Engenharia de Computação

Banca:
Prof. Marcelo Schiavon Porto (orientador)
Prof. Bruno Zatt (co-orientador)
Prof. Rafael Iankowski Soares
Prof. Daniel Munari Palomino
Prof. Vinícius Valduga de Almeida Camargo

Data: 13 de Março de 2017

Hora: 15:30h

Local: Lab. 4

Resumo do Trabalho: Os vídeos digitais estão ganhando um espaço cada vez maior nas nossas vidas, impulsionados pela onipresença de dispositivos que manipulam ou processam tal mídia. Para manipular vídeos digitais são necessários codificadores de vídeos que buscam uma maior eficiência na codificação de vídeo de tal modo que se obtenha melhor tradeoff entre a qualidade do vídeo e o bitstream gerado. Para obter isso, desenvolveu-se o codificador HEVC capaz de aumentar a eficiência de codificação ao custo no aumento da complexidade, o que resulta na utilização de ferramentas mais complexas, quando comparado aos seus antecessores. Uma etapa presente no codificar é a transformada, que tem o objetivo em transformar as amostras do domínio espacial para o domínio das frequências, para que as próximas etapas presentes no codificador possam proporcionar ao codificar uma maior taxa de compressão. Sendo assim, o foco deste trabalho se encontra em uma implementação em hardware da transformada DCT-2D utilizada no padrão HEVC. A arquitetura desenvolvida neste trabalho possui suporte para todos os tamanhos de DCT-2D do padrão HEVC, com a capacidade de processar 32 amostras por ciclo, independentemente do tamanho de bloco a ser utilizado. A estratégia utilizada na construção da arquitetura foi a modularização das equações da transformada em Blocos Básicos, e a partir destes Blocos Básicos se realizou o desenvolvimento da arquitetura. Além da arquitetura apresentada foi realiza uma análise estudando cinco versões da Matriz de Transposição. Esta análise indicou que utilizando a Matriz correta podemos ter uma redução de 73% de energia consumida pela matriz. Para a geração dos resultados de síntese ASIC foi utilizado o fluxo de ferramentas da Cadence em que se utiliza arquivos de atividade de chaveamento e uma a tecnologia standard cells de 45nm da Nangate. A arquitetura é capaz de operar a 93,3 MHz consumindo aproximadamente 58 mW. Com esta frequência a arquitetura é capaz de realizar o processamento de 60 quadros por segundo em um vídeo UHD 8k (7680×4320 pixels).

Para mais informações acesse: https://wp.ufpel.edu.br/notcc/bancas/historico/2016_2/