Banca de TCC – Lucas Pereira Cavalini

UNIVERSIDADE FEDERAL DE PELOTAS
CENTRO DE DESENVOLVIMENTO TECNOLÓGICO
TRABALHO DE CONCLUSÃO DE CURSO

Apresentações Finais (2019/1)

Investigação do espaço de projeto da arquitetura GALS pipeline utilizando o algoritmo AES
por
Lucas Pereira Cavalini

Curso:
Engenharia de Computação

Banca:
Prof. Rafael Iankowski Soares (orientador(a))
Plínio Finkenauer Júnior (coorientador(a))
Prof. Leomar Soares Rosa Júnior
Prof. Vinícius Valduga de Almeida Camargo

Data: 09 de julho de 2019

Hora: 8:00

Local: Sala 202

Resumo do Trabalho:
O avanço da tecnologia permite a expansão de serviços disponibilizados pela Internet e baseados na transferência de dados por meio da troca de mensagens sigilosas. Dispositivos móveis e smartcards são exemplos de produtos construídos a partir de sistemas integrados em um único chip (do inglês, Systems on Chip – SoCs) que realizam milhares de transferências de informações todos os dias e demandam segurança. Entretanto, a proteção desses sistemas é comprometida por vulnerabilidades oriundas da tecnologia de implementação dos atuais circuitos integrados. Os Ataques a Canais Laterais (do inglês, Side Channel Attacks – SCA), permitem que usuários mal intencionados sejam capazes de revelar a chave criptográfica de sistemas e, consequentemente, obter informações confidenciais. Os SCA exploram a relação de dependência entre dados processados e grandezas físicas extraídas do circuito, tais como consumo dinâmico de energia e emissão eletromagnética. Para prevenir a ação destes ataques, é necessário introduzir estratégias de projeto dedicadas a ocultar o vazamento de informações por estes canais laterais. Sob esse panorama, as arquiteturas GALS Pipeline surgem como uma alternativa efetiva de contramedida aos SCA. Estas arquiteturas empregam o estilo de projeto Globalmente Assíncrono e Localmente Síncrono e o uso de pipeline com o intuito de introduzir ruído durante o processamento de dados, combinando execução em paralelo com diferentes domínios de frequência do sinal do relógio. Apesar disso, estas arquiteturas implementam o já defasado algoritmo DES e interfaces de comunicações que não exploram ao máximo o paralelismo de execução dos estágios do pipeline. Neste contexto, este trabalho propõe investigar uma exploração do espaço de projeto das arquiteturas GALS Pipeline, utilizando o algoritmo de criptografia AES (Advanced Encryption Standard), novos recursos para a interface de comunicação entre estágios e protocolos de comunicação. Inicialmente, é explorada a implementação pipeline do algoritmo AES, o qual permite o uso de chaves criptográficas até 4 vezes maior que o DES. Além disso, realiza-se a investigação de uma nova estrutura de comunicação, que permita maior paralelismo de execução e, consequentemente, maior vazão de dados. Os resultados mostram um significativo aumento da vazão de dados e paralelismo de execução ao custo de área e latência de execução.