Banca do PCC: Vinicius Neves Possani
UNIVERSIDADE FEDERAL DE PELOTAS
CENTRO DE DESENVOLVIMENTO TECNOLÓGICO
CURSO DE CIÊNCIA DA COMPUTAÇÃO
Apresentações do Projeto de Conclusão de Curso (2012/2)
Geração Automática de Redes de Transistores Otimizadas para a Tecnologia CMOS
por
Vinicius Neves Possani
Banca:
Prof. Leomar Soares da Rosa Junior (orientador)
Prof. Felipe de Souza Marques (co-orientador)
Profa. Lisane Brisolara de Brisolara
Prof. Rafael Lankowski Soares
Data: 25 de Fevereiro de 2013
Hora: 16:00
Local: Sala 235 (2o. andar)
Resumo do Trabalho:
No atual desenvolvimento de circuitos VLSI, muitos dos circuitos integrados chegam a ser compostos por bilhões de transistores, tornando os projetos cada vez mais complexos. Além disso, o número total de transistores, necessários para implementar uma célula lógica está diretamente relacionado ao atraso de propagação do sinal, ao consumo de potência e a área dos circuitos integrados. Neste sentido, o presente trabalho apresenta duas estratégias diferentes para geração de redes de transistores otimizadas. Os métodos propostos partem de expressões Booleanas, as quais são manipuladas através de uma estrutura de grafo. O primeiro método desenvolvido visa reduzir o número de chaves da rede através de um algoritmo guloso de compartilhamento de arestas associado a uma técnica de compactação de arestas do grafo. Por outro lado, o segundo método proposto implementa um novo algoritmo estrutural capaz de minimizar o efeito negativo das escolhas gulosas durante o processo de otimização. Dessa forma, os resultados tendem a convergir para arranjos mínimos. Para avaliar os métodos propostos, foram utilizados diferentes conjuntos de funções Booleanas bastante conhecidos na literatura. Os experimentos demonstraram que tais métodos são capazes de gerar redes com um número reduzido de chaves para um conjunto expressivo de funções Booleanas, superando os métodos previamente publicados na literatura.
Para mais informações acesse: http://inf.ufpel.edu.br/nopcc/doku.php?id=bancas:2012_2