Defesa de Dissertação de Mestrado: Vladimir Afonso

por ·

UNIVERSIDADE FEDERAL DE PELOTAS
CENTRO DE DESENVOLVIMENTO TECNOLÓGICO
PROGRAMA DE PÓS-GRADUAÇÃO EM COMPUTAÇÃO

DEFESA DE DISSERTAÇÃO DE MESTRADO – PPGC

Título:
Desenvolvimento de uma Arquitetura para Estimação de Movimento Fracionária Segundo o Padrão HEVC

Autor:
Vladimir Afonso

Banca:
Prof. Denis Teixeira Franco (UFPel/Orientador)
Prof. Luciano Volcan Agostini (UFPel/Coorientador)
Prof. Vagner Santos da Rosa (FURG)
Prof. Júlio Carlos Balzano de Mattos (UFPel)
Prof. Marcelo Schiavon Porto (UFPel)
Profa. Lisane Brisolara de Brisolara (UFPel) (suplente)

Data: 25 de fevereiro de 2013
Hora: 9:00h
Local: Auditório 4o andar

Resumo:
O processamento em tempo real de vídeos digitais de alta resolução está associado a uma elevada complexidade computacional, principalmente devido à necessidade do uso de técnicas de compressão de dados. Dessa forma, o desenvolvimento de circuitos integrados específicos para processamento de vídeo é uma atividade importante na área de pesquisa de sistemas digitais, uma vez que soluções em software geralmente não atingem os desempenhos necessários para diversas aplicações, em especial para dispositivos móveis. Os codificadores de vídeo apresentam diversas etapas distintas, como transformadas, quantização, codificação de entropia e estimação de movimento (ME – Motion Estimation), entre outras. A etapa ME é a que mais contribui para a redução na quantidade de dados a serem transmitidos, sendo que a mesma ainda pode utilizar uma técnica de refinamento chamada estimação de movimento fracionária (FME – Fractional Motion Estimation), a qual contribui para melhorar os resultados obtidos. Inúmeros artigos científicos podem ser encontrados na literatura propondo arquiteturas para a FME do padrão de codificação de vídeo H.264/AVC (Advanced Video Coding). Porém, existem poucos trabalhos relacionados com a FME do padrão High Efficiency Video Coding (HEVC), que ainda está em desenvolvimento e será o sucessor do padrão H.264/AVC. Portanto, se faz necessário o desenvolvimento de arquiteturas eficientes para a etapa de FME do padrão HEVC. Este trabalho apresenta o estudo algorítmico e o desenvolvimento de hardware para a implementação da FME segundo o padrão de codificação de vídeo HEVC. Os resultados de síntese mostram que o hardware desenvolvido é capaz de processar vídeos Full HD (1920×1080 pixels) e QFHD (3840×2160 pixels) em tempo real.

Prof. Júlio Carlos Balzano de Mattos (UFPel)