Defesa de Dissertação de Mestrado: Fabiane Korad Rediess

DEFESA DE DISSERTAÇÃO DE MESTRADO – PPGC

Título: Otimizações Algorítmicas e Desenvolvimento de Hardware para o In-loop Filter do Padrão HEVC

Autora: Fabiane Korad Rediess

Banca:
Prof. Luciano Volcan Agostini (orientador UFPEL)
Prof. Marcelo Schiavon Porto (co-orientador UFPEL)

Prof. Vagner Santos da Rosa (FURG)
Prof. Leomar Soares da Rosa Jr. (UFPEL)
Dr. Guilherme Ribeiro Corrêa (UFPEL)

Data: 23 de fevereiro de 2015
Hora: 14:00h
Local: Aud. da Reitoria – 4o. andar – Campus Anglo

Resumo:
O  processo de filtragem na codificação de vídeos é uma ferramenta relevante devido ao seu objetivo que é o de suavizar artefatos inseridos pelas demais etapas da compressão qualificando a percepção visual dos vídeos codificados. O padrão HEVC trouxe a proposta de dois novos filtros para o In-loop Filter, o ALF e o SAO, que são o foco deste trabalho. Apenas o filtro SAO foi inserido na versão final do padrão, mas com o objetivo de melhor explorar as potencialidads do ALF, ele também foi inserido na investigação apresentada neste trabalho. É apresentada inicialmente uma revisão bibliográfica destes dois filtros e após este embasamento teórico, é realizada uma análise dos algoritmos destes filtros buscando otimizações que resultassem em uma redução da complexidade computacional, objetivando a sua implementação em hardware. O filtro ALF envolve uma série de operações matemáticas com dados em ponto flutuante, ponto crítico para uma implementação em hardware. Portanto, a otimização proposta foi a substituição destas operações em ponto flutuante por operações em ponto fixo. Os resultados dos experimentos mostraram que o impacto desta otimização é um aumento de apenas 0,05% no bitrate para manutenção da mesma qualidade em comparação à aplicação do ALF com dados em ponto flutuante. Entretanto, a otimização ainda alcança uma redução de 3,38% no bitrate quando comparado a não aplicação do ALF. Foram propostas ainda, neste trabalho, arquiteturas para os núcleos do ALF das versões 3 e 5 do HM, além de uma versão configurável do HM3, em que a arquitetura usa a mesma estrutura para processar qualquer um dos três formatos de filtro. Resultados de síntese para FPGA mostraram que as arquiteturas alcançaram uma taxa de processamento de 40 quadros WQXGA, 39 quadros QFHD e 33 quadros QFHD por segundo, respectivamente. Para o SAO, além da otimização baseada na substituição dos dados em ponto flutuante por dados inteiros, propôs-se também a utilização de precisão fracionária com ponto fixo. Outra otimização proposta para o SAO foi a eliminação de multiplicadores e divisores completos através da aplicação da técnica de loop unrolling à função de custo interna do SAO. Os resultados demonstraram que, com a utilização de dados inteiros, há um aumento no bitrate de aproximadamente 0,05% e para dados utilizando ponto fixo com precisão fracionária de 8 bits, houve um ganho de 0,0005% no bitrate para manutenção da mesma qualidade. Com base nestas otimizações, foi proposta uma arquitetura para a função de custo, a qual alcançou uma taxa de processamento de 1.330 quadros UHD por segundo. Também foi proposta uma arquitetura para a realização das etapas de classificação e levantamento estatístico para a geração dos offsets. Esta arquitetura foi desenvolvida para consumir apenas uma amostra por ciclo e alcançou uma taxa de processamento de 44 quadros QFHD por segundo.