Defesa de Dissertação de Mestrado: Dieison Soares Silveira

DEFESA DE DISSERTAÇÃO DE MESTRADO – PPGC

Título: Algoritmos e Arquiteturas de Hardware para a Compressão de Quadros de Referência em Codificadores de Vídeo Digitais

Autor: Dieison Soares Silveira

Banca:

Prof. Marcelo Schiavon Porto (orientador UFPEL)
Prof. Luciano Volcan Agostini (co-orientador UFPEL)
Prof. Bruno Zatt (co-orientador UFPEL)

Prof. José Luis Almada Güntzel (UFSC)
Prof. Júlio Carlos Balzano Mattos (UFPEL)
Dr. Guilherme Ribeiro Corrêa (UFPEL)

Data: 03 de março de 2015
Hora: 09:00h
Local: Aud. da Reitoria – 4o. andar – Campus Anglo

Resumo:
Os sistemas de codificação de vídeo atuais vêm exigindo uma largura de banda com a memória cada vez maior para codificar um único quadro do vídeo, isso acontece principalmente devido ao grande aumento nas resoluções dos vídeos digitais, bem como as novas ferramentas de codificação utilizadas pelos codificadores. Muitos módulos dos codificadores de vídeo atuais devem acessar a memória externa para ler ou escrever uma enorme quantidade de dados. Esse processo exige uma largura de banda de memória de grande porte, gerando um consumo de energia elevado para realizar essas tarefas, uma vez que os acessos à memória externa são um dos elementos que exigem mais potência nos sistemas digitais atuais. Portanto, os acessos à memória externa são um dos principais gargalos nos sistemas multimídia atuais, e esse problema torna-se mais evidente quando dispositivos alimentados por bateria são considerados. Nesse sentido, este trabalho propõe soluções algorítmicas e arquiteturais para a redução de largura de banda de memória em codificadores de vídeo digitais. Essa redução é obtida através da compressão, sem perdas de qualidade, dos quadros de referência que são utilizados pela estimação de movimento. Neste trabalho foram desenvolvidas três soluções: o DRFC (Differential Reference Frame Coder), o DRFVLC (Differential Reference Frame Variable-Length Coder) e o DDRFVLC (Double Differential Reference Frame Variable-Length Coder). Todas essas soluções apresentam o mesmo fluxo de funcionamento, aplicando uma codificação diferencial sobre as amostras originais seguida de codificação de entropia. A principal diferença entre eles está na quantidade de codificações diferenciais utilizadas e na abordagem utilizadas para a codificação de entropia. As soluções desenvolvidas atingem altas taxas de copressão, e consequentemente, de redução de largura de banda de memória. O DRFC reduz em média 50,8% das informações, o DRFVLC atinge uma taxa de compressão média de 63,7%, e no DDRFVLC a taxa de compressão média é de 66,7%, sendo essa a maior taxa de compressão entre todos trabalhos estado da arte encontrados na literatura. Arquiteturas de hardware para o três algoritmos, incluindo os módulos codificador e o decodificador, também foram desenvolvidas. As arquiteturas foram descritas em VHDL e sintetizadas para ASIC em standard cells. A síntese foi gerada para duas tecnologias, 180nm e 65nm, e para duas frequências de operação, 62,5MHz e 250MHz. Os resultados das sínteses das arquiteturas mostraram que o DDRFVLC é a solução mais eficiente, dissipando uma potência de 1,13mW na codificação e vídeos HD 1080p, e 3,25mW para vídeos UHD 4K. Este overhead é insignificante, uma vez que essa solução atinge uma redução de potência de 368,9mW (66,1%) a partir da redução dos acessos à memória externa.