{"id":737,"date":"2018-07-08T14:30:11","date_gmt":"2018-07-08T17:30:11","guid":{"rendered":"https:\/\/wp.ufpel.edu.br\/notcc\/?p=737"},"modified":"2018-07-08T14:30:11","modified_gmt":"2018-07-08T17:30:11","slug":"banca-de-tcc-lucas-rego-da-rocha","status":"publish","type":"post","link":"https:\/\/wp.ufpel.edu.br\/notcc\/banca-de-tcc-lucas-rego-da-rocha\/","title":{"rendered":"Banca de TCC – Lucas Rego Da Rocha"},"content":{"rendered":"

UNIVERSIDADE FEDERAL DE PELOTAS<\/strong>
\n CENTRO DE DESENVOLVIMENTO TECNOL\u00d3GICO<\/strong>
\n TRABALHO DE CONCLUS\u00c3O DE CURSO<\/strong><\/p>\n

Apresenta\u00e7\u00f5es Finais (2018\/1)<\/p>\n

Investiga\u00e7\u00e3o da T\u00e9cnica de Dessincroniza\u00e7\u00e3o de circuitos integrados: estudo de caso com a arquitetura MIPS Pipeline
\npor
\nLucas Rego Da Rocha\n<\/p>\n

Curso:
\nEngenharia de Computa\u00e7\u00e3o<\/p>\n

Banca:
\nProf. Rafael Iankowski Soares (orientador(a))
\nProf. Leomar Soares da Rosa J\u00fanior
\nProf. Renato Souza de Souza<\/p>\n

Data: 13\/07\/2018<\/p>\n

Hora: 13:30h<\/p>\n

Local: Sala 427<\/p>\n

Resumo do Trabalho:\n<\/p>\n

Com a populariza\u00e7\u00e3o de dispositivos m\u00f3veis tais como o smartphone que utilizam o projeto de sistemas intrachip (do ingl\u00eas, System on Chip – SoC) para o processamento de diversas aplica\u00e7\u00f5es, a preocupa\u00e7\u00e3o com a dissipa\u00e7\u00e3o de pot\u00eancia e o consumo de energia em dispositivos \u00e9 t\u00e3o importante quanto o desempenho do circuito. No projeto de SoCs s\u00e3o largamente utilizados os pressupostos da discretiza\u00e7\u00e3o do tempo e utiliza\u00e7\u00e3o de um sinal global de rel\u00f3gio para a sincroniza\u00e7\u00e3o de circuitos, a utiliza\u00e7\u00e3o de fios globais de rel\u00f3gio podem apresentar um consumo de energia grande por parte da rede global de rel\u00f3gio. Este trabalho prop\u00f5e um estudo de caso da t\u00e9cnica da dessincroniza\u00e7\u00e3o aplicada a arquitetura MIPS Pipeline. A t\u00e9cnica da dessincroniza\u00e7\u00e3o substitui a rede global de rel\u00f3gio por um conjunto de circuitos handshakes locais de 4 fases a fim de realizar a sincroniza\u00e7\u00e3o do circuito, utilizando uma t\u00e9cnica que n\u00e3o precisa de conhecimentos anteriores de projeto n\u00e3o s\u00edncrono e que pode ser aplicada em ambientes de desenvolvimento s\u00edncrono. O estudo de caso produziu uma arquitetura MIPS Pipeline dessincronizada totalmente simul\u00e1vel a n\u00edvel comportamental no ambiente de desenvolvimento escolhido, a arquitetura produzida n\u00e3o \u00e9 sintetiz\u00e1vel. O resultado de \u00e1rea apresentou um overhead de 5,04% no n\u00famero de slices ocupadas e uma diminui\u00e7\u00e3o na \u00e1rea no crit\u00e9rio de n\u00famero total de LUTs de 4 entradas de 3,25% na s\u00edntese da arquitetura MIPS Pipeline dessincronizada em compara\u00e7\u00e3o com a arquitetura MIPS Pipeline s\u00edncrona. O desempenho obtido a arquitetura MIPS Pipeline dessincronizada \u00e9 aproximadamente 28% mais lento em compara\u00e7\u00e3o com a arquitetura MIPS Pipeline s\u00edncrona. A dissipa\u00e7\u00e3o de pot\u00eancia obtida na arquitetura MIPS Pipeline dessincronizada \u00e9 34,68% maior em compara\u00e7\u00e3o com a arquitetura MIPS Pipeline s\u00edncrona. No consumo de energia da arquitetura MIPS Pipeline dessincronizada apresentou um aumento de 71,70% em compara\u00e7\u00e3o com a MIPS Pipeline s\u00edncrona.
\nPara mais informa\u00e7\u00f5es acesse: http:\/\/wp.ufpel.edu.br\/notcc\/bancas\/historico\/2018_1\/<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"

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