{"id":4185,"date":"2016-07-01T08:00:50","date_gmt":"2016-07-01T10:00:50","guid":{"rendered":"http:\/\/inf.ufpel.edu.br\/site\/?p=4185"},"modified":"2016-07-01T08:00:50","modified_gmt":"2016-07-01T10:00:50","slug":"banca-de-tcc-jose-claudio-de-souza-junior","status":"publish","type":"post","link":"https:\/\/wp.ufpel.edu.br\/computacao\/ccomp\/banca-de-tcc-jose-claudio-de-souza-junior\/","title":{"rendered":"Banca de TCC: Jos\u00e9 Cl\u00e1udio de Souza J\u00fanior"},"content":{"rendered":"

UNIVERSIDADE FEDERAL DE PELOTAS<\/strong>
\n CENTRO DE DESENVOLVIMENTO TECNOL\u00d3GICO<\/strong>
\n TRABALHO DE CONCLUS\u00c3O DE CURSO<\/strong><\/p>\n

Apresenta\u00e7\u00f5es Finais (2016\/1)<\/p>\n

Desenvolvimento de Arquiteturas de Hardware Eficientes para o M\u00f3dulo das Transformadas Discretas dos Cossenos do Padr\u00e3o HEVC
\npor
\nJos\u00e9 Cl\u00e1udio de Souza J\u00fanior<\/p>\n

Curso:
\nEngenharia de Computa\u00e7\u00e3o<\/p>\n

Banca:
\nProf. Marcelo Schiavon Porto (orientador)
\nProf. Bruno Zatt (co-orientador)
\nProf. J\u00falio Carlos Balzano de Mattos
\nProf. Vladimir Afonso<\/p>\n

Data: 04 de Julho de 2016<\/p>\n

Hora: 13:30h<\/p>\n

Local: Audit\u00f3rio da Reitoria<\/p>\n

Resumo do Trabalho:<\/p>\n

O processo de codifica\u00e7\u00e3o de v\u00eddeos \u00e9 essencial nos dias atuais, tendo em vista a diversidade de dispositivos capazes de capturar e reproduzir v\u00eddeos digitais, somado \u00e0 elevada quantidade de dados necess\u00e1rios para representar este tipo de m\u00eddia, quando n\u00e3o comprimida. Atualmente, o estado-da- arte em codifica\u00e7\u00e3o de v\u00eddeos \u00e9 o padr\u00e3o High Efficiency Video Coding (HEVC), o qual permite reduzir drasticamente a quantidade de bits necess\u00e1rias \u00e0 representa\u00e7\u00e3o do v\u00eddeo digital. Se por um lado o HEVC permite uma alta compress\u00e3o dos dados, este apresenta uma complexidade extremamente elevada, gerando a necessidade por implementa\u00e7\u00f5es em hardware para os m\u00f3dulos que integram este padr\u00e3o. Tendo isto em vista, este trabalho prop\u00f5em uma arquitetura de hardware para a decodifica\u00e7\u00e3o residual presente no processo de codifica\u00e7\u00e3o do HEVC. A decodifica\u00e7\u00e3o residual \u00e9 composta pelos m\u00f3dulos da transformada inversa e quantiza\u00e7\u00e3o inversa. A arquitetura proposta foi projetada visando processar qualquer tamanho de bloco especificado no HEVC, com uma taxa de processamento fixa de 32 amostras por ciclo. Tal abordagem proporciona a arquitetura gerada obter um alto desempenho, viabilizando o processamento em tempo real de v\u00eddeos em alta resolu\u00e7\u00e3o. Resultados de s\u00edntese para FPGA demonstraram que a arquitetura \u00e9 capaz de processar 88 quadros de v\u00eddeo Ultra High Definition 8K (UHD4K \u2013 3840×2160 pixels) por segundo. Considerando uma implementa\u00e7\u00e3o em ASIC, o hardware gerado \u00e9 capaz de processar 257 quadros UHD4K por segundo, dissipando 43mW.<\/p>\n

Para mais informa\u00e7\u00f5es acesse: http:\/\/inf.ufpel.edu.br\/notcc\/doku.php?id=bancas:2016_1<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"

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