{"id":4178,"date":"2016-06-24T08:00:12","date_gmt":"2016-06-24T10:00:12","guid":{"rendered":"http:\/\/inf.ufpel.edu.br\/site\/?p=4178"},"modified":"2016-06-24T08:00:12","modified_gmt":"2016-06-24T10:00:12","slug":"banca-de-tcc-alex-machado-borges","status":"publish","type":"post","link":"https:\/\/wp.ufpel.edu.br\/computacao\/ccomp\/banca-de-tcc-alex-machado-borges\/","title":{"rendered":"Banca de TCC: Alex Machado Borges"},"content":{"rendered":"

UNIVERSIDADE FEDERAL DE PELOTAS<\/strong>
\n CENTRO DE DESENVOLVIMENTO TECNOL\u00d3GICO<\/strong>
\n TRABALHO DE CONCLUS\u00c3O DE CURSO<\/strong><\/p>\n

Apresenta\u00e7\u00f5es Finais (2016\/1)<\/p>\n

Otimiza\u00e7\u00e3o e Projeto de Hardware Dedicado para o Pr\u00e9-Processamento de V\u00eddeo em High Dynamic Range (HDR)
\npor
\nAlex Machado Borges<\/p>\n

Curso:
\nCi\u00eancia da Computa\u00e7\u00e3o<\/p>\n

Banca:
\nProf. Marcelo Schiavon Porto (orientador)
\nProf. Bruno Zatt (co-orientador)
\nProf. Daniel Munari Palomino
\nProf. Rafael Iankowski Soares<\/p>\n

Data: 27 de Junho de 2016<\/p>\n

Hora: 13:30h<\/p>\n

Local: Audit\u00f3rio da Reitoria<\/p>\n

Resumo do Trabalho:<\/p>\n

A melhoria na qualidade de v\u00eddeos sempre \u00e9 precedida de tecnologias inovadoras, e dentre as tecnologias inclusas na \u00e1rea de pesquisas em codifica\u00e7\u00e3o de v\u00eddeo encontra-se os v\u00eddeos em High Dynamic Range (HDR). O grande diferencial dos v\u00eddeos nessa tecnologia \u00e9 a capacidade deles de armazenar e reproduzir um alto grau de contraste, possibilitando ao telespectador visualizar com maior precis\u00e3o detalhes da cena, independente da ilumina\u00e7\u00e3o presente nela. No entanto, os reprodutores comerciais ainda n\u00e3o s\u00e3o capazes de representar esse tipo de v\u00eddeo, e tampouco os codificadores de v\u00eddeos atuais est\u00e3o preparados para codificar v\u00eddeos nessa tecnologia. Assim, o desenvolvimento de um pr\u00e9-processador de v\u00eddeos se faz necess\u00e1rio, a fim de preparar os v\u00eddeos em HDR para serem codificados e visualizados pelas demais tecnologias de v\u00eddeo atuais. O objetivo deste trabalho \u00e9 o desenvolvimento de uma arquitetura de hardware dedicada para a etapa denominada Segmented_Spline, baseado na proposta de software refer\u00eancia para pre-processamento de v\u00eddeos HDR, visando a codifica\u00e7\u00e3o com o padr\u00e3o HEVC. Foram realizadas otimiza\u00e7\u00f5es nesse software refer\u00eancia, atingindo uma redu\u00e7\u00e3o de aproximadamente 40% no armazenamento de constantes e de opera\u00e7\u00f5es matem\u00e1ticas b\u00e1sicas, desenvolvendo-se ent\u00e3o um modelo base para constru\u00e7\u00e3o de uma arquitetura em hardware para estudos iniciais nesta \u00e1rea. A arquitetura de hardware desenvolvida para o Segmented_Spline do pr\u00e9-processador foi descrita em VHDL e sintetizada para uma FPGA da fam\u00edlia Stratix V da Altera. Os resultados de s\u00edntese mostram que a arquitetura \u00e9 capaz de operar a 16.93MHz com um custo de hardware de 18 mil ALMs.<\/p>\n

Para mais informa\u00e7\u00f5es acesse: http:\/\/inf.ufpel.edu.br\/notcc\/doku.php?id=bancas:2016_1<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"

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