DEFESA DE DISSERTA\u00c7\u00c3O DE MESTRADO – PPGC<\/p>\n
T\u00edtulo:\u00a0T\u00eampera Simulada aplicada no Mapeamento Tecnol\u00f3gico de FPGAs baseadas em LUTs\u00a0<\/strong> Banca<\/strong>: Prof. Adriel Mota Ziesemer Junior\u00a0(IFRS) Data<\/strong>: 27\u00a0de mar\u00e7o\u00a0de 2015 Resumo<\/strong><\/p>\n Existem v\u00e1rias t\u00e9cnicas para a otimiza\u00e7\u00e3o de atributos de circuitos integrados. O foco atual dessas t\u00e9cnicas \u00e9 a minimiza\u00e7\u00e3o da a \u00e1rea do circuito em quest\u00e3o. Por\u00e9m as t\u00e9cnicas existentes possuem diversas etapas que precisam ser melhoradas, entre elas a etapa de Mapeamento Tecnol\u00f3gico (MT). O Mapeamento Tecnol\u00f3gico \u00e9 uma etapa crucial no processo de s\u00edntese l\u00f3gica, pois ele define qual conjunto de elementos l\u00f3gicos ser\u00e3o utilizados para implementar o circuito na tecnologia alvo. Na literatura existem v\u00e1rias abordagens diferentes para otimiza\u00e7\u00e3o da etapa de mapeamento e atualmente as metodologias iterativas est\u00e3o se popularizado.<\/p>\n Esta disserta\u00e7\u00e3o prop\u00f5e uma nova abordagem para o Mapeamento Tecnol\u00f3gico de Field Programmable Gate Arrays (FPGAs), baseada em t\u00e9cnicas de otimiza\u00e7\u00e3o de Intelig\u00eancia Artificial (IA), mais especificamente a t\u00e9cnica de T\u00eampera Simulada. A utiliza\u00e7\u00e3o de uma t\u00e9cnica de IA no Mapeamento Tecnol\u00f3gico \u00e9 uma abordagem promissora pois se diferencia fortemente das t\u00e9cnicas j\u00e1 existentes, devido aos fatores de aleatoriedade em t\u00e9cnicas de otimiza\u00e7\u00e3o baseados em IA.<\/p>\n A abordagem elaborada age em uma etapa do mapeamento chamada de cobertura, criando uma solu\u00e7\u00e3o para o circuito baseada no n\u00famero de cortes-K necess\u00e1rios para uma cobertura total do mesmo. Cada corte-K pode ser diretamente relacionado a uma Look-Up Table(LUT) da tecnologia FPGA, permitindo assim a gera\u00e7\u00e3o de um circuito com a l\u00f3gica equivalente a requisitada. Essa abordagem foi implementada na ferramenta FlexMap, a qual \u00e9 um framework para o desenvolvimento de m\u00e9todos para o MT. Foram realizados testes em 85 benchmarks dos pacotes ISCAS85 e MCNC91, amplamente conhecidos na \u00e1rea e frequentemente utilizados para testes de desempenho de novas abordagens. Os testes realizados apresentaram resultados promissores, mostrando que a abordagem desenvolvida consegue encontrar solu\u00e7\u00f5es compar\u00e1veis em v\u00e1rios casos \u00e0 ferramenta ABC, considerada estado-da-arte no processo de MT. Os resultados obtidos pela abordagem pela abordagem proposta obtiveram melhoras em aproximadamente 19% dos casos avaliados com k=4 e 26% dos casos com k=5 sobre os resultados do ABC.<\/p>\n","protected":false},"excerpt":{"rendered":" DEFESA DE DISSERTA\u00c7\u00c3O DE MESTRADO – PPGC T\u00edtulo:\u00a0T\u00eampera Simulada aplicada no Mapeamento Tecnol\u00f3gico de FPGAs baseadas em LUTs\u00a0 Autor: Matheus Garcia Nachtigall Banca: Prof. Paulo Roberto Ferreira Junior (orientador UFPEL) Prof. Felipe de Souza...<\/p>\n","protected":false},"author":881,"featured_media":0,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"jetpack_post_was_ever_published":false,"_jetpack_newsletter_access":"","_jetpack_dont_email_post_to_subs":false,"_jetpack_newsletter_tier_id":0,"_jetpack_memberships_contains_paywalled_content":false,"_jetpack_memberships_contains_paid_content":false,"footnotes":"","jetpack_publicize_message":"","jetpack_publicize_feature_enabled":true,"jetpack_social_post_already_shared":true,"jetpack_social_options":{"image_generator_settings":{"template":"highway","default_image_id":0,"font":"","enabled":false},"version":2}},"categories":[17,18],"tags":[],"class_list":["post-3381","post","type-post","status-publish","format-standard","hentry","category-noticia","category-todos"],"jetpack_publicize_connections":[],"jetpack_featured_media_url":"","jetpack_sharing_enabled":true,"jetpack_shortlink":"https:\/\/wp.me\/paGhNl-Sx","_links":{"self":[{"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/posts\/3381","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/users\/881"}],"replies":[{"embeddable":true,"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/comments?post=3381"}],"version-history":[{"count":0,"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/posts\/3381\/revisions"}],"wp:attachment":[{"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/media?parent=3381"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/categories?post=3381"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/tags?post=3381"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}
\nAutor: Matheus Garcia Nachtigall<\/strong><\/p>\n
\nProf. Paulo Roberto Ferreira Junior (orientador UFPEL)
\nProf. Felipe de Souza Marques\u00a0(co-orientador UFPEL)<\/p>\n
\nProf. Leomar Soares da Rosa Junior\u00a0(UFPEL)
\nProf. Marilton Sanchotene de Aguiar\u00a0(UFPEL)<\/p>\n
\nHora<\/strong>: 13:00h
\nLocal<\/strong>:\u00a0Laborat\u00f3rio 1\u00a0– 4o. andar –\u00a0Campus Anglo<\/p>\n