DEFESA DE DISSERTA\u00c7\u00c3O DE MESTRADO \u2013 PPGC<\/p>\n
T\u00edtulo:\u00a0<\/strong><\/span>Otimiza\u00e7\u00f5es Algor\u00edtmicas e Desenvolvimento de Hardware para o In-loop Filter do Padr\u00e3o HEVC<\/b><\/p>\n Autora: Fabiane Korad Rediess<\/b><\/p>\n Banca<\/strong>: Prof.\u00a0Vagner Santos da Rosa (FURG) Data<\/strong>: 23 de fevereiro de 2015 Resumo:<\/strong> DEFESA DE DISSERTA\u00c7\u00c3O DE MESTRADO \u2013 PPGC T\u00edtulo:\u00a0Otimiza\u00e7\u00f5es Algor\u00edtmicas e Desenvolvimento de Hardware para o In-loop Filter do Padr\u00e3o HEVC Autora: Fabiane Korad Rediess Banca: Prof. Luciano Volcan Agostini (orientador UFPEL) Prof. Marcelo Schiavon...<\/p>\n","protected":false},"author":881,"featured_media":0,"comment_status":"open","ping_status":"open","sticky":false,"template":"","format":"standard","meta":{"jetpack_post_was_ever_published":false,"_jetpack_newsletter_access":"","_jetpack_dont_email_post_to_subs":false,"_jetpack_newsletter_tier_id":0,"_jetpack_memberships_contains_paywalled_content":false,"_jetpack_memberships_contains_paid_content":false,"footnotes":"","jetpack_publicize_message":"","jetpack_publicize_feature_enabled":true,"jetpack_social_post_already_shared":true,"jetpack_social_options":{"image_generator_settings":{"template":"highway","default_image_id":0,"font":"","enabled":false},"version":2}},"categories":[17,23],"tags":[],"class_list":["post-3299","post","type-post","status-publish","format-standard","hentry","category-noticia","category-ppgc"],"jetpack_publicize_connections":[],"jetpack_featured_media_url":"","jetpack_sharing_enabled":true,"jetpack_shortlink":"https:\/\/wp.me\/paGhNl-Rd","_links":{"self":[{"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/posts\/3299","targetHints":{"allow":["GET"]}}],"collection":[{"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/posts"}],"about":[{"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/types\/post"}],"author":[{"embeddable":true,"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/users\/881"}],"replies":[{"embeddable":true,"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/comments?post=3299"}],"version-history":[{"count":0,"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/posts\/3299\/revisions"}],"wp:attachment":[{"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/media?parent=3299"}],"wp:term":[{"taxonomy":"category","embeddable":true,"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/categories?post=3299"},{"taxonomy":"post_tag","embeddable":true,"href":"https:\/\/wp.ufpel.edu.br\/computacao\/wp-json\/wp\/v2\/tags?post=3299"}],"curies":[{"name":"wp","href":"https:\/\/api.w.org\/{rel}","templated":true}]}}
\nProf. Luciano Volcan Agostini (orientador UFPEL)
\nProf. Marcelo Schiavon Porto (co-orientador UFPEL)<\/span><\/p>\n
\nProf. Leomar Soares da Rosa Jr. (UFPEL)
\nDr. Guilherme Ribeiro Corr\u00eaa (UFPEL)<\/span><\/p>\n
\nHora<\/strong>: 14:00h
\nLocal<\/strong>: Aud. da Reitoria \u2013 4o. andar \u2013\u00a0Campus Anglo<\/span><\/p>\n
\nO\u00a0<\/span>\u00a0processo de filtragem na codifica\u00e7\u00e3o de v\u00eddeos \u00e9 uma ferramenta relevante devido ao seu objetivo que \u00e9 o de suavizar artefatos inseridos pelas demais etapas da compress\u00e3o qualificando a percep\u00e7\u00e3o visual dos v\u00eddeos codificados. O padr\u00e3o HEVC trouxe a proposta de dois novos filtros para o In-loop Filter, o ALF e o SAO, que s\u00e3o o foco deste trabalho. Apenas o filtro SAO foi inserido na vers\u00e3o final do padr\u00e3o, mas com o objetivo de melhor explorar as potencialidads do ALF, ele tamb\u00e9m foi inserido na investiga\u00e7\u00e3o apresentada neste trabalho. \u00c9 apresentada inicialmente uma revis\u00e3o bibliogr\u00e1fica destes dois filtros e ap\u00f3s este embasamento te\u00f3rico, \u00e9 realizada uma an\u00e1lise dos algoritmos destes filtros buscando otimiza\u00e7\u00f5es que resultassem em uma redu\u00e7\u00e3o da complexidade computacional, objetivando a sua implementa\u00e7\u00e3o em hardware. O filtro ALF envolve uma s\u00e9rie de opera\u00e7\u00f5es matem\u00e1ticas com dados em ponto flutuante, ponto cr\u00edtico para uma implementa\u00e7\u00e3o em hardware. Portanto, a otimiza\u00e7\u00e3o proposta foi a substitui\u00e7\u00e3o destas opera\u00e7\u00f5es em ponto flutuante por opera\u00e7\u00f5es em ponto fixo. Os resultados dos experimentos mostraram que o impacto desta otimiza\u00e7\u00e3o \u00e9 um aumento de apenas 0,05% no bitrate para manuten\u00e7\u00e3o da mesma qualidade em compara\u00e7\u00e3o \u00e0 aplica\u00e7\u00e3o do ALF com dados em ponto flutuante. Entretanto, a otimiza\u00e7\u00e3o ainda alcan\u00e7a uma redu\u00e7\u00e3o de 3,38% no bitrate quando comparado a n\u00e3o aplica\u00e7\u00e3o do ALF. Foram propostas ainda, neste trabalho, arquiteturas para os n\u00facleos do ALF das vers\u00f5es 3 e 5 do HM, al\u00e9m de uma vers\u00e3o configur\u00e1vel do HM3, em que a arquitetura usa a mesma estrutura para processar qualquer um dos tr\u00eas formatos de filtro. Resultados de s\u00edntese para FPGA mostraram que as arquiteturas alcan\u00e7aram uma taxa de processamento de 40 quadros WQXGA, 39 quadros QFHD e 33 quadros QFHD por segundo, respectivamente. Para o SAO, al\u00e9m da otimiza\u00e7\u00e3o baseada na substitui\u00e7\u00e3o dos dados em ponto flutuante por dados inteiros, prop\u00f4s-se tamb\u00e9m a utiliza\u00e7\u00e3o de precis\u00e3o fracion\u00e1ria com ponto fixo. Outra otimiza\u00e7\u00e3o proposta para o SAO foi a elimina\u00e7\u00e3o de multiplicadores e divisores completos atrav\u00e9s da aplica\u00e7\u00e3o da t\u00e9cnica de loop unrolling \u00e0 fun\u00e7\u00e3o de custo interna do SAO. Os resultados demonstraram que, com a utiliza\u00e7\u00e3o de dados inteiros, h\u00e1 um aumento no bitrate de aproximadamente 0,05% e para dados utilizando ponto fixo com precis\u00e3o fracion\u00e1ria de 8 bits, houve um ganho de 0,0005% no bitrate para manuten\u00e7\u00e3o da mesma qualidade. Com base nestas otimiza\u00e7\u00f5es, foi proposta uma arquitetura para a fun\u00e7\u00e3o de custo, a qual alcan\u00e7ou uma taxa de processamento de 1.330 quadros UHD por segundo. Tamb\u00e9m foi proposta uma arquitetura para a realiza\u00e7\u00e3o das etapas de classifica\u00e7\u00e3o e levantamento estat\u00edstico para a gera\u00e7\u00e3o dos offsets. Esta arquitetura foi desenvolvida para consumir apenas uma amostra por ciclo e alcan\u00e7ou uma taxa de processamento de 44 quadros QFHD por segundo.<\/p>\n","protected":false},"excerpt":{"rendered":"