{"id":3238,"date":"2014-12-12T08:00:07","date_gmt":"2014-12-12T10:00:07","guid":{"rendered":"http:\/\/inf.ufpel.edu.br\/site\/?p=3238"},"modified":"2014-12-12T08:00:07","modified_gmt":"2014-12-12T10:00:07","slug":"banca-de-tcc-maicon-schneider-cardoso","status":"publish","type":"post","link":"https:\/\/wp.ufpel.edu.br\/computacao\/ccomp\/banca-de-tcc-maicon-schneider-cardoso\/","title":{"rendered":"Banca de TCC: Maicon Schneider Cardoso"},"content":{"rendered":"

UNIVERSIDADE FEDERAL DE PELOTAS<\/strong>
\n CENTRO DE DESENVOLVIMENTO TECNOL\u00d3GICO<\/strong>
\n TRABALHO DE CONCLUS\u00c3O DE CURSO<\/strong><\/p>\n

Apresenta\u00e7\u00f5es Finais (2014\/2)<\/strong><\/p>\n

Posicionamento e Roteamento de Redes de Transistores N\u00e3o-S\u00e9rie-Paralelo
\npor
\nMaicon Schneider Cardoso<\/p>\n

Curso:
\nCi\u00eancia da Computa\u00e7\u00e3o<\/p>\n

Banca:
\nProf. Felipe de Souza Marques (orientador)
\nProf. Leomar Soares da Rosa Jr. (co-orientador)
\nProf. J\u00falio Carlos Balzano de Mattos
\nProf. Rafael Iankowski Soares
\nProf. Vin\u00edcius Neves Possani<\/p>\n

Data: 16 de Dezembro de 2014<\/p>\n

Hora: 14:00h<\/p>\n

Local: A definir<\/p>\n

Resumo do Trabalho: Recentemente, o projeto VLSI de c\u00e9lulas da tecnologia CMOS vem sofrendo transforma\u00e7\u00f5es. Tradicionalmente baseando-se na metodologia de projeto standard cell, que utiliza-se de bibliotecas de c\u00e9lulas pr\u00e9-caracterizadas para a constru\u00e7\u00e3o da rede l\u00f3gica, cada vez mais a abordagem full-custom torna-se relevante, visto que essa t\u00e9cnica consegue suprir a defici\u00eancia causada pelo limitado n\u00famero de fun\u00e7\u00f5es cobertas no m\u00e9todo standard cell, impactando em leiautes espec\u00edficos e otimizados a custos de um maior tempo de s\u00edntese, o qual vem decrescendo com o aux\u00edlio de ferramentas EDA cada vez mais poderosas. Quanto a s\u00edntese l\u00f3gica, em geral as bibliotecas de c\u00e9lulas atuais utilizam redes de transistores com arranjos s\u00e9rie-paralelo. Entretanto, algumas metodologias capazes de gerar redes n\u00e3o-s\u00e9rie-paralelo demonstraram ganhos m\u00e9dios significativos quanto ao n\u00famero de chaves necess\u00e1rias para implementar uma fun\u00e7\u00e3o booleana, apesar dessas possu\u00edrem topologias de rede irregulares, devido as conex\u00f5es bridge existentes na c\u00e9lula. M\u00e9todos de s\u00edntese f\u00edsica presentes em boa parte das ferramentas de EDA n\u00e3o prev\u00eaem tais liga\u00e7\u00f5es, bem como planos componentes n\u00e3o-complementares – tamb\u00e9m conseq\u00fc\u00eancia dessa abordagem -, o que prejudica a qualidade do leiaute gerado ou, at\u00e9 mesmo, inviabiliza o posicionamento e roteamento da c\u00e9lula. Nesse trabalho, prop\u00f5e-se dois m\u00e9todos para tratar do posicionamento e roteamento detalhado de transistores numa c\u00e9lula n\u00e3o-s\u00e9rie-paralelo. Esses m\u00e9todos foram adaptados de algoritmos cl\u00e1ssicos utilizados em redes s\u00e9rie-paralelo, como o de busca de caminhos eulerianos em grafos representativos de arranjos de chaves e o rotamento maze. Os m\u00e9todos foram testados para um cat\u00e1logo de fun\u00e7\u00f5es l\u00f3gicas, comparando-se os leiautes NSP e SP gerados quanto a par\u00e2metros comuns de leiaute, como a \u00e1rea da c\u00e9lula, o wirelength de roteamento e o n\u00famero de vias, obtendo-se, como resultado, ganhos significativos das redes n\u00e3o-s\u00e9rie-paralelo sobre a tradicional s\u00e9rie-paralelo, o que indica que essa solu\u00e7\u00e3o, al\u00e9m de diminuir o n\u00famero de transistores no arranjo l\u00f3gico, tamb\u00e9m produz impactos positivos nas c\u00e9lulas que comp\u00f5em o circuito integrado final.<\/p>\n

Para mais informa\u00e7\u00f5es acesse: http:\/\/inf.ufpel.edu.br\/notcc\/doku.php?id=bancas:2014_2<\/a><\/p>\n","protected":false},"excerpt":{"rendered":"

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