{"id":2256,"date":"2013-02-24T12:48:26","date_gmt":"2013-02-24T14:48:26","guid":{"rendered":"http:\/\/inf.ufpel.edu.br\/site\/?p=2256"},"modified":"2013-02-24T12:48:26","modified_gmt":"2013-02-24T14:48:26","slug":"2256","status":"publish","type":"post","link":"https:\/\/wp.ufpel.edu.br\/computacao\/ccomp\/2256\/","title":{"rendered":"Defesa de Disserta\u00e7\u00e3o de Mestrado: Vladimir Afonso"},"content":{"rendered":"

UNIVERSIDADE FEDERAL DE PELOTAS <\/strong>
\nCENTRO DE DESENVOLVIMENTO TECNOL\u00d3GICO <\/strong>
\nPROGRAMA DE P\u00d3S-GRADUA\u00c7\u00c3O EM COMPUTA\u00c7\u00c3O <\/strong><\/p>\n

DEFESA DE DISSERTA\u00c7\u00c3O DE MESTRADO – PPGC<\/p>\n

T\u00edtulo:<\/strong>
\nDesenvolvimento de uma Arquitetura para Estima\u00e7\u00e3o de Movimento Fracion\u00e1ria Segundo o Padr\u00e3o HEVC<\/p>\n

Autor:<\/strong>
\nVladimir Afonso<\/p>\n

Banca:<\/strong>
\nProf. Denis Teixeira Franco (UFPel\/Orientador)
\nProf. Luciano Volcan Agostini (UFPel\/Coorientador)
\nProf. Vagner Santos da Rosa (FURG)
\nProf. J\u00falio Carlos Balzano de Mattos (UFPel)
\nProf. Marcelo Schiavon Porto (UFPel)
\nProfa. Lisane Brisolara de Brisolara (UFPel) (suplente)<\/p>\n

Data:<\/strong> 25 de fevereiro de 2013
\nHora:<\/strong> 9:00h
\nLocal:<\/strong> Audit\u00f3rio 4o andar<\/p>\n

Resumo:<\/strong>
\nO processamento em tempo real de v\u00eddeos digitais de alta resolu\u00e7\u00e3o est\u00e1 associado a uma elevada complexidade computacional, principalmente devido \u00e0 necessidade do uso de t\u00e9cnicas de compress\u00e3o de dados. Dessa forma, o desenvolvimento de circuitos integrados espec\u00edficos para processamento de v\u00eddeo \u00e9 uma atividade importante na \u00e1rea de pesquisa de sistemas digitais, uma vez que solu\u00e7\u00f5es em software geralmente n\u00e3o atingem os desempenhos necess\u00e1rios para diversas aplica\u00e7\u00f5es, em especial para dispositivos m\u00f3veis. Os codificadores de v\u00eddeo apresentam diversas etapas distintas, como transformadas, quantiza\u00e7\u00e3o, codifica\u00e7\u00e3o de entropia e estima\u00e7\u00e3o de movimento (ME \u2013 Motion Estimation), entre outras. A etapa ME \u00e9 a que mais contribui para a redu\u00e7\u00e3o na quantidade de dados a serem transmitidos, sendo que a mesma ainda pode utilizar uma t\u00e9cnica de refinamento chamada estima\u00e7\u00e3o de movimento fracion\u00e1ria (FME \u2013 Fractional Motion Estimation), a qual contribui para melhorar os resultados obtidos. In\u00fameros artigos cient\u00edficos podem ser encontrados na literatura propondo arquiteturas para a FME do padr\u00e3o de codifica\u00e7\u00e3o de v\u00eddeo H.264\/AVC (Advanced Video Coding). Por\u00e9m, existem poucos trabalhos relacionados com a FME do padr\u00e3o High Efficiency Video Coding (HEVC), que ainda est\u00e1 em desenvolvimento e ser\u00e1 o sucessor do padr\u00e3o H.264\/AVC. Portanto, se faz necess\u00e1rio o desenvolvimento de arquiteturas eficientes para a etapa de FME do padr\u00e3o HEVC. Este trabalho apresenta o estudo algor\u00edtmico e o desenvolvimento de hardware para a implementa\u00e7\u00e3o da FME segundo o padr\u00e3o de codifica\u00e7\u00e3o de v\u00eddeo HEVC. Os resultados de s\u00edntese mostram que o hardware desenvolvido \u00e9 capaz de processar v\u00eddeos Full HD (1920×1080 pixels) e QFHD (3840×2160 pixels) em tempo real.<\/p>\n

Prof. J\u00falio Carlos Balzano de Mattos (UFPel)<\/p>\n","protected":false},"excerpt":{"rendered":"

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