{"id":2014,"date":"2012-12-03T14:38:21","date_gmt":"2012-12-03T16:38:21","guid":{"rendered":"http:\/\/inf.ufpel.edu.br\/site\/?p=2014"},"modified":"2012-12-03T14:38:21","modified_gmt":"2012-12-03T16:38:21","slug":"defesa-de-dissertacao-de-mestrado-henrique-avila-vianna","status":"publish","type":"post","link":"https:\/\/wp.ufpel.edu.br\/computacao\/ppgc\/defesa-de-dissertacao-de-mestrado-henrique-avila-vianna\/","title":{"rendered":"Defesa de Disserta\u00e7\u00e3o de Mestrado: Henrique Avila Vianna"},"content":{"rendered":"

UNIVERSIDADE FEDERAL DE PELOTAS
\nCENTRO DE DESENVOLVIMENTO TECNOL\u00d3GICO
\nPROGRAMA DE P\u00d3S-GRADUA\u00c7\u00c3O EM COMPUTA\u00c7\u00c3O
\n<\/strong><\/p>\n

DEFESA DE DISSERTA\u00c7\u00c3O DE MESTRADO<\/p>\n

Desenvolvimento de Hardware para a Transformada Rotacional 8×8 com
\nFoco na Codifica\u00e7\u00e3o de V\u00eddeos Digitais de Alt\u00edssima Resolu\u00e7\u00e3o<\/em><\/p>\n

por
\nHenrique Avila Vianna<\/em><\/p>\n

Banca:<\/span>
\nProf. Luciano Volcan Agostini (orientador)
\nProf. Felipe de Souza Marques
\nProf. J\u00falio Carlos Balzano de Mattos
\nProf. Sergio Bampi (UFRGS)<\/p>\n

Data:<\/span> 5 de dezembro de 2012
\nHora:<\/span> 14:00h
\nLocal:<\/span> Aud. 4o andar<\/p>\n

Resumo:<\/span>
\nA Transformada Rotacional (ROT) \u00e9 uma das novas ferramentas propostas para o padr\u00e3o emergente de codifica\u00e7\u00e3o de v\u00eddeo HEVC. O objetivo desta ferramenta de codifica\u00e7\u00e3o \u00e9 obter maior compacta\u00e7\u00e3o da energia presente na matriz de coeficientes da transformada principal, melhorando a efici\u00eancia da codifica\u00e7\u00e3o de entropia e minimizando o erro de quantiza\u00e7\u00e3o. Arquiteturas de hardware dedicadas \u00e0 codifica\u00e7\u00e3o e decodifica\u00e7\u00e3o de v\u00eddeo s\u00e3o essenciais para garantir o desempenho necess\u00e1rio com baixo consumo de energia e pot\u00eancia, fatores especialmente cr\u00edticos em dispositivos m\u00f3veis e port\u00e1teis. Este trabalho apresenta uma investiga\u00e7\u00e3o da ROT com foco no desenvolvimento de solu\u00e7\u00f5es em hardware para esta transformada. O trabalho detalha a explora\u00e7\u00e3o algor\u00edtmica realizada para simplificar as equa\u00e7\u00f5es, visando a implementa\u00e7\u00e3o em hardware. S\u00e3o apresentadas tr\u00eas vers\u00f5es arquiteturais para as transformadas ROT direta e inversa, gerando diferentes alternativas de desempenho em termos de taxa de processamento e consumo de hardware. As arquiteturas foram descritas em VHDL e sintetizadas para um FPGA da fam\u00edlia Stratix III. Os resultados mostram que todas as vers\u00f5es da arquitetura s\u00e3o capazes de processar v\u00eddeos at\u00e9 a resolu\u00e7\u00e3o 4K UHD (3840×2160 pixels) a 30 quadros por segundo. A vers\u00e3o com a maior taxa de processamento obteve uma frequ\u00eancia m\u00e1xima de opera\u00e7\u00e3o de 215,01 MHz. Essa vers\u00e3o da arquitetura atinge uma taxa de processamento de 1,72 bilh\u00e3o de amostras por segundo, permitindo o processamento de v\u00eddeos at\u00e9 a resolu\u00e7\u00e3o 8K UHD (7680×4320 pixels) a uma taxa de 30 quadros por segundo.<\/p>\n","protected":false},"excerpt":{"rendered":"

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